→ Quantum Technology Atlasטכנולוגיות · מכונות · ארכיטקטורות · ארגוניםEnglishРусский

Relay-BP ל-qLDPC (FPGA) dec_relaybp

התפשטות אמונה (belief propagation) עם עוצמות זיכרון בעלות אי-סדר, שחלקן שליליות, המופעלת כשרשרת של מקטעי ממסר ומפענחת סינדרומים של קודי qLDPC מסוג bivariate-bicycle ב-24 ns לאיטרציה על FPGA.

Relay-BP ל-qLDPC (FPGA)

dec_relaybp · שכבה 8 מפענח · הודגם · מאז 2025
פתח במפה

התפשטות אמונה עם ממסרים: 24 ns לאיטרציה, ממוצע < 1 µs למחזור, שיעור שגיאות לוגיות (LER) נמוך ~100× מזה של BP-OSD.

תקציר ←

מקורות מרכזיים

[734] T. Müller et al., “Improved belief propagation is sufficient for real-time decoding of qua… · 2025
[48] T. Maurer et al., “Real-time decoding of the gross code memory with FPGAs,” arXiv:2510.216… · 2025
[238] A. B. Ziad et al., “Local clustering decoder as a fast and adaptive hardware decoder for t… · 2025
[72] IBM, “Quantum Roadmap.” [Online]. Available: https://www.ibm.com/roadmaps/quantum/
[248] S. Bravyi et al., “High-threshold and low-overhead fault-tolerant quantum memory,” Nature,… · 2024

מרחב התכן — תכונות

(a) זיקת הנושא
ביניים / בלתי תלוי בנושא
(b) זמן · שזירה
—
(c) קריאה
—
(d) ניידות
—
(e) בקרה
—
(f) מבנה השגיאה
פאולי סטוכסטית
(g) ייצור
—

מרחב ההערכה — תכונות מתוארכות

FPGA Relay-BP → average < 1 µs per cycle at p < 3×10⁻³ (simulated syndromes)
מגדירה: שעון (זמן מחזור) · 2025-10 · מקור

נתון של "480 ns לחלון של 12 מחזורים" המצוטט לעתים רחוק ~25× מהממוצע שבמאמר, שהוא פחות מ-1 µs למחזור. מקורו של Relay-BP ב-Müller et al., arXiv:2506.01779 (2025-06-02); arXiv:2510.21600 הוא המימוש ב-FPGA.

רשומות סטנדרטיות

השהיית פענוח לסבב → 1.0 µs · טיפוסי
Relay-BP FPGA on [[144,12,12]]: 'belief propagation iteration time of 24ns', 'average per cycle decoding time under 1 us' at p<3e-3 · 2025-10 · מקור [D] ⓘ

שחקנים ויעדים — ביאורים

יונים לכודים — בקרה אלקטרונית של הקיוביט (שערי מיקרוגל / RF) — Oxford Ionics (IonQ), eleQtron, QUDORA, Universal Quantum · G2 G3 G6 G7
פוטוניקה של משתנה רציף — GKP — Xanadu (Aurora) · G4 G6
סריג טרנסמונים עם מצמדים ברי-כוונון (חלופית) — IBM (Heron, Nighthawk), Google (Willow), Rigetti, IQM, OQC, USTC/Zhejiang, Fujitsu/RIKEN, QuantWare · G2 G3 G4
יונים לכודים — מלכודת פאול ליניארית עם מיעון לייזר פרטני (חלופית) — IonQ (Aria, Forte, Tempo), AQT, Qudoor, Maryland/Duke (EURIQA), Innsbruck · G2 G3 G6 G7

קשתות

דורשת: קודי qLDPC לא-מקומיים (bivariate bicycle, "gross")
חלופות: MWPM / Sparse Blossom (+זיווג מתואם)
° אחת מכמה שהיו מתאימות · הדרך המקובלת, לא דרישה מחייבת

בשימוש: 6 מכונות (4 ראשית · 2 חלופית)

↗ כרטיס המרשם שלה · מאמר / מוצר / עיתונות: קישורים שבהם המכונה נזכרת בשמה (הייחוס נבדק ב-20 בספטמבר 2026)

תמונות

כל תמונה מלווה בתיאור של מה שהיא מראה ובשורת הקרדיט שלה.

Fig. 3 — Figure 3: a) Schematic of the check node unit (CNU). We note that the exclusive minimum is not fully calculated in the CNU. Instead only the minimum…
Three digital-logic block diagrams, not a photograph: the check-node unit, the variable-node unit and a 'Relay' adder of a belief-propagation decoder, built from XOR trees, minimum finders, adders, a random-number generator and registers. It is Figure 3 of "Real-time decoding of the gross code memory with FPGAs" by Maurer, Bühler, Kröner and co-authors. It shows how the Relay belief-propagation algorithm for quantum low-density parity-check codes is laid out in FPGA logic, so error syndromes can be decoded as fast as a quantum processor produces them. “Fig. 3 — Figure 3: a) Schematic of the check node unit (CNU). We note that the exclusive minimum is not fully calculated in the CNU. Instead only the minimum and second…” by Thilo Maurer et al., arxiv.org/abs/2510.21600, CC BY 4.0 (creativecommons.org/licenses/by/4.0/)
Fig. 5 — Fig. 5: LER performance versus physical error rate for the stand-alone Tesseract decoder, the BP-Tesseract decoder, and the gated BP-Tesseract decod…
A single log-log data plot of logical error rate versus physical error rate for three decoders, the stand-alone Tesseract decoder and two accelerated variants, on the T1 and BB codes named in the caption. It comes from the arXiv paper "Accelerating A*-Based Algorithms for Decoding Quantum Low-Density Parity-Check Codes" by Lamia Yous, Francisco Garcia Herrero and Mark F. Flanagan. It concerns quantum error-correction software rather than hardware: notice that the three decoder curves for each code nearly overlap, so the faster versions keep the same accuracy. “Fig. 5 — Fig. 5: LER performance versus physical error rate for the stand-alone Tesseract decoder, the BP-Tesseract decoder, and the gated BP-Tesseract decoder, for the…” by Lamia Yous, Francisco Garcia Herrero, Mark F. Flanagan, arxiv.org/abs/2609.10056, CC BY 4.0 (creativecommons.org/licenses/by/4.0/)
Fig. 1 — Figure 1: Tanner-graph structure of the [[144,12,12]][[144,12,12]] Bivariate Bicycle qLDPC code used in this work. Circles represent data (variable)…
A drawing of the Tanner graph of the [[144,12,12]] bivariate-bicycle quantum low-density parity-check code: 288 nodes on a 12 by 24 grid, red and blue circles for the two registers of data qubits and purple and yellow squares for the X- and Z-type checks, with curved lines sketching the long-range connections. It is Figure 1 of arXiv 2608.27901 by Seo, Han, Hour and Kim, a paper on fast belief-propagation decoding. This is the code known as the 'gross' code, 12 logical qubits in 144 data qubits at distance 12; notice that each check also reaches distant qubits, unlike in the surface code. “Fig. 1 — Figure 1: Tanner-graph structure of the [[144,12,12]][[144,12,12]] Bivariate Bicycle qLDPC code used in this work. Circles represent data (variable) nodes…” by Jeonggeun Seo, Youngsun Han, Leanghok Hour, Dongmin Kim, arxiv.org/abs/2608.27901, CC BY 4.0 (creativecommons.org/licenses/by/4.0/)
dec_relaybp · layer 8 מפענח · centrality 11.7 · demonstrated · since 2025 · updated 2026-09-30

Relay-BP ל-qLDPC (FPGA)

התפשטות אמונה (belief propagation) עם עוצמות זיכרון בעלות אי-סדר, שחלקן שליליות, המופעלת כשרשרת של מקטעי ממסר ומפענחת סינדרומים של קודי qLDPC מסוג bivariate-bicycle ב-24 ns לאיטרציה על FPGA.

Verdict. מבטל את שלב עיבוד-ההמשך של סטטיסטיקה סדורה (OSD), שבגללו פענוח qLDPC לא היה פענוח בזמן אמת: 24 ns לאיטרציה ופחות מ-1 µs בממוצע למחזור על FPGA. מעולם לא הורץ על סינדרומים חיים — נכון ל-2026-09-04 אין זיכרון של קוד gross על שום QPU.

Key references

Λ = מקדם דיכוי השגיאות לכל צעד במרחק הקוד; QBI = DARPA Quantum Benchmarking Initiative (שלב A — רעיון → B — תוכנית מו״פ → C — אימות ותיקוף (V&V) ממשלתיים); G1–G7 = מחלקות היעדים של הדוח (ראו "שחקנים וכלכלה").

זהות ומוצא

התפשטות אמונה (belief propagation, BP) שבה כל צומת משתנה נושא עוצמת זיכרון משלו — מקדם ריסון הנדגם מהתפלגות בעלת אי-סדר, שחייבת לכלול ערכים שליליים — והפענוח עצמו מתבצע כשרשרת של מקטעי ממסר, שכל אחד מהם מתחיל מחדש מן ההודעות של המקטע הקודם. IBM (Müller, Alexander, Beverland, Bühler, Johnson, Maurer, Vandeth) הציגה את השיטה ב-2025-06-02 D[734]; צוות שני של IBM העביר אותה ל-FPGA ב-2025-10-24, עבור קוד ה-gross [[144,12,12]] D[48]fact. תכונות: d = אין קישוריות פיזית, זהו בלוק קלאסי מחוץ לשבב; e/f/g = אין אופן בקרה, מתקן שגיאות פאולי, אין ייצור — קובץ תצורה (bitstream) של FPGA (רשומת הגרף).

פיזיקה וגבולות

הגבול הוא תקציב של דיוק מול השהיה, לא גבול פיזיקלי. התפשטות אמונה רגילה נתקעת בקודי מייצבים מנוונים — דפוסי שגיאה שונים נושאים סבירות זהה, ולכן ההודעות מתנודדות ונלכדות בקבוצות לכידה (trapping sets) — והתיקון המקובל, עיבוד-המשך של סטטיסטיקה סדורה, גובה עלות התלויה בנתונים, ששום לולאת זמן אמת אינה יכולה לספוג. הטענה של Relay-BP היא שאי-הסדר בעוצמות הזיכרון שובר בדיוק את הסימטריה שתוקעת את BP, וכך מייתר את עיבוד-ההמשך; המאמר קובע שהתפלגות המכילה ערכים שליליים היא הכרחית D[734].

כך נקנית ההשהיה הנמוכה: 24 ns לאיטרציה של BP, וזמן פענוח ממוצע למחזור של פחות מ-1 µs בהסתברויות שגיאה פיזיות מתחת ל-3×10⁻³ D[48]. במילה "ממוצע" יושב הסיכון — מספר האיטרציות תלוי בנתונים, ולכן להתפלגות ההשהיה יש זנב; מפענח המוזן בזרם בקצב קבוע, במחזור מוליכי-העל של 1.1 µs, חייב לאגור את הסינדרומים בחוצץ, ואם הזנב הזה עולה על זמן המחזור לעתים קרובות מספיק, הפיגור מתבדר במקום להידרדר בהדרגה. שני המאמרים אינם מדווחים דבר מלבד הממוצע. הרצפה השנייה היא שיעור השגיאה עצמו: מעל 3×10⁻³ מספר האיטרציות מטפס, ולכן תכונת זמן האמת מותנית בכך שהחומרה כבר טובה. מה שמזיז את הרצפה: ASIC, או פענוח בחלונות, המקבע את ההחלטות על המחזורים המוקדמים בזמן שהמאוחרים עדיין מתכנסים.

מצב ההנדסה העדכני

טבלה
שנה נתון מי תג+מפתח
2025-06 Relay-BP גובר על BP+OSD+CS-10 בקודי bivariate-bicycle, ובקודי משטח הוא ברמה של מפענחי זיווג IBM D[734]
2025-10 ב-FPGA: 24 ns לאיטרציה, ממוצע < 1 µs למחזור ב-p < 3×10⁻³, סינדרומים מדומים IBM D[48]fact
2025-12 Local Clustering Decoder: < 1 µs לסבב עד d=17, ב-≈6% מטבלאות החיפוש (LUT) של Xilinx VU19P Riverlane D[238]fact

שתי תוצאות ה-FPGA מבוססות על סימולציה: שום זיכרון של קוד gross לא רץ על שום QPU, ולכן Relay-BP מעולם לא צרך סינדרום מחומרה R[72]fact. קוד היעד הוא [[144,12,12]] של IBM: 288 קיוביטים פיזיים, סף של 0.8%, גרף טאנר מדרגה 6 D[248]fact; הטענה היחידה להגעה של קוד qLDPC לנקודת האיזון, בכל פלטפורמה שהיא, היא התוצאה של IonQ ביונים לכודים — בתוך טווח השגיאה, בקוד אחד שהמאמר אינו מזהה, בבחירה בדיעבד של דליפה D[109]fact.

ייצור, חומרים ושרשרת האספקה

אין תהליך ייצור: התוצר הוא קובץ תצורה, ושרשרת האספקה היא צורן FPGA מסחרי — דואופול שעוצב מחדש ב-2025, כאשר מכירת 51% מ-Altera על ידי Intel ל-Silver Lake לפי שווי של $8.75 B — ~$4.46 B ל-Intel, השומרת בידיה 49% — נסגרה ב-2025-09-15 G[735]fact. כל המפענחים בזמן אמת הנזכרים כאן בשמם רצים על רכיבי AMD (ה-LCD של Riverlane על VU19P D[238]), ועל המפענח של IBM מדווחת העיתונות המקצועית שהוא רץ על AMD, אך את העמוד שלה לא ניתן היה לאחזר P[736]fact. נכון ל-2026-09-04 אין בפיקוח על יצוא קטגוריה ייעודית למפענחים.

בקרה, קריאה ועומס הקלט-פלט

המפענח אינו מפעיל דבר; העומס שלו הוא רוחב הפס של הסינדרום וריכוז הקלטים (fan-in). מודול gross אחד מונה 144 קיוביטי נתונים ועוד 144 קיוביטי בדיקה, ולכן כל מחזור מפיק 144 ביטים — ~0.14 Gbit/s למודול במחזור של 1 µs S[248]. בהגדלה נאיבית, 10⁴ קיוביטים פיזיים הם ~5 Gbit/s ו-10⁶ הם ~0.5 Tbit/s בקצב קבוע: החומה אינה האריתמטיקה של BP, אלא הוצאת הביטים מן הקריוסטט אל מספר מספיק של מופעים מקביליים.

תפקיד במחסנית

הוא דורש את משפחת קודי ה-qLDPC מסוג bivariate-bicycle/gross ומחליף זיווג מושלם במשקל מינימלי; הגרף רושם אותו כמפענח ראשי ביונים לכודים עם שערים אלקטרוניים ובפוטוניקה של משתנה רציף עם GKP, וכמפענח חלופי בסריג הטרנסמונים עם מצמדים ברי-כוונון ובמלכודת פאול הליניארית עם מיעון לייזר פרטני. תרומה לשעון הנגזר: < 1.0 µs למחזור (שתי ספרות משמעותיות) — נתון מפענח ה-qLDPC הראשון הנכנס בתוך מחזור מוליכי-על של 1.1 µs בלי מעבר לא מקוון D[48]; מפענחי קוד המשטח, כגון ה-LCD של Riverlane, נכנסו בו עוד קודם D[238]. המעבר אליו עולה החלפת קוד, לא החלפת לוח: קודי gross זקוקים למצמדים לטווח ארוך בקישוריות מדרגה 6, ש-IBM הציגה עד כה רק כרכיבים נפרדים, בעוד ה-LCD מניח את סריג השכנים הקרובים שכבר קיים בחומרה D[238]fact. משבצת ריקה סמוכה: ASIC מסחרי של מפענח.

ראיות — כיצד נמדדו המספרים

כל הנתונים הבולטים באים מסינדרומים מדומים, תחת מודל אחיד של רעש מעגל בעוצמה p, שאין בו לא דליפה ולא פרצים מתואמים — האיברים השולטים בהתקנים אמיתיים D[48], [734]. שום קבוצה עצמאית לא שחזרה אף אחד משני המספרים, וה-LCD של Riverlane משתמש בקוד אחר וב-FPGA אחר, ולכן אי אפשר להשוות בין השניים D[238].

לא פורסם: דגם ה-FPGA, צריכת טבלאות החיפוש (LUT) והזיכרון שלו ודיוק החשבון — הייחוס ל-AMD נשען על העיתונות המקצועית [736] — וכן התפלגות ההשהיה או אחוזוני הזנב שלה; רק הממוצע מדווח.

שחקנים וכלכלה

מי.
| ארגון | תפקיד | מדינה | מה בדיוק הם עושים בטכנולוגיה זו | ראיות |
|---|---|---|---|---|
| IBM | מפתח | ארה״ב | המציאה את Relay-BP ובנתה את מימוש ה-FPGA עבור קוד ה-gross שלה | D[48], [734] |
| AMD | ספק | ארה״ב | צורן ה-FPGA של Xilinx שעליו נשענים ההדגמה של IBM ורוב המפענחים המתחרים | P[736]fact |
| Altera | ספק | ארה״ב | המקור המסחרי האחר היחיד ל-FPGA מהקצה העליון; 51% ממנה בבעלות Silver Lake מאז 2025 | G[735] |
| Riverlane | מפתח | בריטניה | מפענח FPGA מתחרה לקוד המשטח, הנמכר כמוצר | D[238]fact |
| DARPA | מממן | ארה״ב | שלב B של QBI מממן את תוכנית הסבילות לתקלות של IBM, שהטכנולוגיה הזאת משרתת | G[65]fact |

כספים. 2024-08-06 · Riverlane · סבב C · $75 M (מפת הדרכים שלה מ-2026 מציינת $85 M — הפער לא יושב) · Planet First Partners מובילה · נסגר C[661]fact. 2025-09-15 · Intel/Silver Lake · 51% מ-Altera לפי שווי של $8.75 B, ~$4.46 B ל-Intel · נסגר (הוכרז ב-2025-04-14) G[735]fact. 2025-11-06 · DARPA · שלב B של QBI, עד $15 M לכל צוות, IBM היא ספקית הטרנסמונים היחידה · הוענק G[65]fact. ל-Relay-BP עצמו אין סבב מימון, מענק או רישיון: נכון ל-2026-09-04 זו עבודה פנימית של IBM.

שוק ושרשרת אספקה. הפענוח מתומחר כקושחה הכלולה בחבילה, לא כצורן: Riverlane מוכרת את Deltaflow, משולב בחומרת הבקרה של Qblox C[659]fact, ו-IBM מספקת את Relay-BP בתוך המחסנית שלה עצמה. סיכון הריכוזיות הוא באספקת ה-FPGA — שני ספקים, שאחד מהם עבר זה עתה לשליטת קרן הון פרטי G[735]. החשיפה ליעדים צרה, G3 ו-G4 בלבד: למפענח בזמן אמת אין ערך כל עוד שום קוד אינו זקוק לו, ולכן מי שמוכנים לשלם הם ספקים המבטחים את מפות הדרכים שלהם עצמם ל-2027–2029.

קניין רוחני ותקנים. Riverlane מחזיקה ב-GB 2641501 A, "Quantum decoder" (פורסם 2025-12-10), על אשכול בחומרה על פני היפר-גרף הפענוח fact; תיק הפטנטים של IBM על קודי bivariate-bicycle מכסה את הקוד, לא את המפענח, ושום משפחת פטנטים של Relay-BP אינה מופיעה באף מאגר נקוב בשמו. שום גוף תקינה אינו עוסק בממשקי מפענחים.

מפות דרכים ועמידה בהבטחות. IBM: (2025-06 · אלגוריתם Relay-BP · סופק); (2025-10 · מימוש ב-FPGA · סופק); (Kookaburra · הובטח ל-2025 במפת הדרכים של 2022, והובטח מחדש ל-2026 כמודול ה-qLDPC הראשון · לא סופק נכון ל-2026-09-30) R[72]factfact. Riverlane: (2026-03 · פענוח teraquop (10¹² פעולות ללא שגיאה) מ-2033 · מוקדם מדי לשפוט) Cfact. תוכנת המפענח של IBM עמדה בלוח הזמנים פעמיים; החומרה שהיא מפענחת — לא.

פרשנות אסטרטגית. אם Relay-BP יעמוד במבחן, IBM תסיר את ההתנגדות החזקה ביותר ל-qLDPC — שהמפענח שלו אינו יכול לרוץ בזמן אמת — והחיסכון של ~10× בקיוביטים לעומת קוד המשטח יהפוך לחיסכון שאפשר לסמוך עליו; הדבר יפגע במפות דרכים שעוצבו סביב קוד המשטח ויסייע למי שמסוגל לבנות קישוריות מדרגה 6. אם לא, מפענחי הזיווג ישמרו על התחום. הפענוח הופך לעסק של רכיבים ללא ספק ייעודי: שני ספקי FPGA, ספק GPU אחד הדוחף חלופה, ואף ASIC מסחרי. כוח המיקוח נשאר בידי ספק ה-QPU שבוחר את הקוד.

תחזית ושאלות פתוחות

ניתן להפרכה (12–24 חודשים): לאשר אם עד סוף 2027 Kookaburra יסופק וזיכרון של קוד gross יפוענח בזמן אמת; להוריד בדרגה אם עד אז Relay-BP לא יצרוך אף סינדרום מחומרה. התרחיש הטוב ביותר ל-2029: פענוח ברמת Relay-BP בתוך המחסנית של IBM Starling, בהשהיה שהודגמה. התרחיש הגרוע ביותר: חומרת קוד ה-gross ממשיכה להידחות, ומפענחי GPU או מפענחי זיווג תופסים את הבסיס המותקן. שאלות פתוחות: ההשהיה באחוזון ה-99.9, ולא הממוצע; האם הדיוק שורד דליפה ופרצים מתואמים; האם מישהו יבנה ASIC למפענח. לעקוב: מסירת Kookaburra, כל פענוח של סינדרום חי, ההיסטוגרמה הראשונה של ההשהיה.

מקורות
  1. [48] T. Maurer et al., “Real-time decoding of the gross code memory with FPGAs,” arXiv:2510.21600, Oct. 2025. [D]
  2. [65] DARPA, “Stage B selection,” Nov. 6, 2025. [Online]. Available: https://www.darpa.mil/research/programs/quantum-benchmarking-initiative/stage-b-selection [G]
  3. [72] IBM, “Quantum Roadmap.” [Online]. Available: https://www.ibm.com/roadmaps/quantum/ [R]
  4. [109] E. Tham et al., “Breakeven demonstration of quantum low-density parity-check codes,” arXiv:2606.06455, Jun. 2026. [D]
  5. [238] A. B. Ziad et al., “Local clustering decoder as a fast and adaptive hardware decoder for the surface code,” Nat. Commun., vol. 16, no. 1, Art. no. 11048, Dec. 2025, doi: 10.1038/s41467-025-66773-x. [D]
  6. [248] S. Bravyi et al., “High-threshold and low-overhead fault-tolerant quantum memory,” Nature, vol. 627, no. 8005, pp. 778–782, Mar. 2024, doi: 10.1038/s41586-024-07107-7. arXiv:2308.07915. [D]
  7. [659] Qblox; Riverlane, “Qblox and Riverlane Demonstrate Integration Enabling Real-Time Quantum Error Correction,” PR Newswire, Mar. 17, 2026. [Online]. Available: https://www.prnewswire.com/news-releases/qblox-and-riverlane-demonstrate-integration-enabling-real-time-quantum-error-correction-302716254.html [C]
  8. [661] Riverlane, “Riverlane raises $75 million to meet surging global demand for quantum error correction technology,” Aug. 6, 2024. [Online]. Available: https://www.riverlane.com/press-release/riverlane-raises-75-million-to-meet-surging-global-demand-for-quantum-error-correction-technology [C]
  9. [734] T. Müller et al., “Improved belief propagation is sufficient for real-time decoding of quantum memory,” arXiv:2506.01779, Jun. 2025. [D]
  10. [735] Altera, “Altera Closes Silver Lake Investment to Become World's Largest Pure-play FPGA Solutions Provider,” Sep. 15, 2025. [Online]. Available: https://www.altera.com/newsroom/news/press-release/altera-silver-lake [G]
  11. [736] A. Woodie, “IBM Touts Affordable Quantum Error Correction on AMD FPGAs,” HPCwire, Oct. 28, 2025. [Online]. Available: https://www.hpcwire.com/2025/10/28/ibm-touts-affordable-quantum-error-correction-on-amd-fpgas/ [P]