→ Quantum Technology Atlasטכנולוגיות · מכונות · ארכיטקטורות · ארגוניםEnglishРусский

מפענח קריוגני / על השבב (CMOS קריוגני, SFQ) dec_cryo

פענוח סינדרום או פענוח מקדים המבוצע בתוך הקריוסטט — לוגיקת SFQ בטמפרטורת מיליקלווין, CMOS ב-4 K — במקום בטמפרטורת החדר.

מפענח קריוגני / על השבב (CMOS קריוגני, SFQ)

dec_cryo · שכבה 8 מפענח · משבצת ריקה — עדיין אין טכנולוגיה
פתח במפה

תכנונים בלבד: NISQ+ (≤ 20 ns, SFQ), QECOOL (2.8 µW), Pinball/CryoZip (מפענחים מקדימים ב-4 K) — אין שבב מפענח שיוצר בפועל.

סימוני המפה
טכנולוגיה חוצה — נושא מיוצר + בקרה/פענוח בשלב הקר
∅ משבצת ריקה
תקציר ←

מקורות מרכזיים

[744] A. Holmes et al., “NISQ+: Boosting quantum computing power by approximating quantum error … · 2020
[745] Y. Ueno, M. Kondo, M. Tanaka, Y. Suzuki, and Y. Tabuchi, “QECOOL: On-Line Quantum Error Co… · 2021
[733] A. Knapen et al., “Pinball: A Cryogenic Predecoder for Surface Code Decoding Under Circuit… · 2025
[746] G. Tao et al., “CryoZip: An Efficient Cryogenic Compressor for Quantum Error Correction Sy… · 2026

מרחב התכן — תכונות

(a) זיקת הנושא
מיוצר
(b) זמן · שזירה
—
(c) קריאה
—
(d) ניידות
—
(e) בקרה
מיקרוגל @ שלב המיליקלווין
(f) מבנה השגיאה
פאולי סטוכסטית
(g) ייצור
ליתוגרפיה של מוליכי-על

מרחב ההערכה — תכונות מתוארכות

QECOOL on-line SFQ decoder (simulation) → 2.78 µW at 2 GHz; latency not published
מגדירה: מסלול הגדלה · 2021-03 · מקור
NISQ+ approximate SFQ decoder (design) → ≤ 20 ns latency
מגדירה: שעון (זמן מחזור) · 2020-04 · מקור
cryo-CMOS predecoder (design) → 3,780× syndrome-bandwidth reduction at < 0.56 mW
מגדירה: מסלול הגדלה · 2025-12 · מקור

arXiv:2103.14209 הוא QECOOL — מפענח SFQ, לא CMOS קריוגני; ההשהיה ≤ 20 ns שייכת ל-NISQ+ (arXiv:2004.04794).

רשומות סטנדרטיות

השהיית פענוח לסבב → 20 ns · theory
NISQ+ approximate SFQ decoder: latency a 'maximum of ~20 nanoseconds on the largest code distances studied' · 2020-04 · מקור [S] ⓘ

שחקנים ויעדים — ביאורים

סריג טרנסמונים עם מצמדים ברי-כוונון (חלופית) — IBM (Heron, Nighthawk), Google (Willow), Rigetti, IQM, OQC, USTC/Zhejiang, Fujitsu/RIKEN, QuantWare · G2 G3 G4

קשתות

דורשת: בקרה ספרתית SFQ (4 K / mK)°, בקר CMOS קריוגני (4 K / mK)°
חלופות: מפענחי FPGA בזמן אמת (LCD, Deltaflow)
° אחת מכמה שהיו מתאימות · הדרך המקובלת, לא דרישה מחייבת

בשימוש: 1 מכונה (0 ראשית · 1 חלופית)

↗ כרטיס המרשם שלה · מאמר / מוצר / עיתונות: קישורים שבהם המכונה נזכרת בשמה (הייחוס נבדק ב-20 בספטמבר 2026)

תמונות

כל תמונה מלווה בתיאור של מה שהיא מראה ובשורת הקרדיט שלה.

Fig. 1(b) — Micrograph of the SFQ driver chip (two dc/SFQ converters; indium bumps visible as grid)
Four-panel paper figure: optical micrographs of a transmon qubit chip and of a separate single-flux-quantum (SFQ) driver chip, a photograph of the two dies stacked face to face (2 mm scale bars), and a circuit schematic. From Chuan-Hong Liu and colleagues (arXiv, 2023); the record describes a NIST-fabricated SFQ chip in a Wisconsin/Syracuse/NIST multichip module. Notice the dot grids, indium bumps that join the dies: they let digital SFQ control sit right beside the qubit while staying on its own chip. “Fig. 1(b) — Micrograph of the SFQ driver chip (two dc/SFQ converters; indium bumps visible as grid)” by Chuan-Hong Liu et al., arxiv.org/abs/2301.05696, CC BY 4.0 (creativecommons.org/licenses/by/4.0/)
Fig. 5 — Micrograph of a test chip for the RSFQ cell library, including 17 logic cells (5 mm × 5 mm)
An optical micrograph of a 5 mm by 5 mm test chip carrying 17 labelled logic cells inside a ring of contact pads. It is Fig. 5 of a journal paper by Taiki Yamae, Yuki Hironaka, Shuichi Nagasawa, Yuki Yamanashi, Nobuyuki Yoshikawa and Naoki Takeuchi, published 2025-11-21, testing a rapid single-flux-quantum (RSFQ) cell library on a 1 kA/cm2 niobium process. This is classical superconducting logic, not a qubit chip: Josephson-junction circuits that pass single magnetic flux pulses and are candidates for cryogenic control electronics near qubits. “Fig. 5 — Micrograph of a test chip for the RSFQ cell library, including 17 logic cells (5 mm × 5 mm)” by Taiki Yamae, Yuki Hironaka, Shuichi Nagasawa, Yuki Yamanashi, Nobuyuki Yoshikawa, Naoki Takeuchi, www.nature.com/articles/s41598-025-20666-7, CC BY 4.0 (creativecommons.org/licenses/by/4.0/)
Fig. 2 — Figure 2: Collision clustering decoder. (a) Micro-architecture diagram of the CC decoder computation engine, with annotated data flow. Each (sub-)un…
A three-panel figure. (a) Block diagram of the Collision Clustering decoder: an Init unit reads the syndrome register, and Grow, Match and Union state machines share small stacks and registers (cluster growth stack, parent table, parity, boundary, logical) to output a one-bit logical correction; (b) a worked example on a small rotated surface-code patch with four defects, whose clusters grow, merge and reach the boundary, ending in 'Logical Correction 1'; (c) a colour-coded layout of these blocks on a chip. It comes from arXiv 2309.05558 by Barber, Barnes, Bialas and co-authors. Error correction needs decoding as fast as syndromes arrive; this is a decoder in silicon, not software. “Fig. 2 — Figure 2: Collision clustering decoder. (a) Micro-architecture diagram of the CC decoder computation engine, with annotated data flow. Each (sub-)unit uses a…” by Ben Barber et al., arxiv.org/abs/2309.05558, CC BY 4.0 (creativecommons.org/licenses/by/4.0/)
dec_cryo · layer 8 מפענח · centrality 10.4 · empty slot — no technology yet · updated 2026-09-30

מפענח קריוגני / על השבב (CMOS קריוגני, SFQ)

פענוח סינדרום או פענוח מקדים המבוצע בתוך הקריוסטט — לוגיקת SFQ בטמפרטורת מיליקלווין, CMOS ב-4 K — במקום בטמפרטורת החדר.

Verdict. ארבעה מחקרי תכנון ואפס צורן, נכון ל-4 בספטמבר 2026. מפענחי FPGA בטמפרטורת החדר עומדים במחזור של 1.1 µs של מוליכי-העל, ולכן רק מספר מעברי הדופן (feedthroughs) ב-10⁴+ קיוביטים יכול לכפות את קיומה של הטכנולוגיה הזו.

Key references

Λ = מקדם דיכוי השגיאות לכל צעד במרחק הקוד; QBI = DARPA Quantum Benchmarking Initiative (שלב A — רעיון → B — תוכנית מו״פ → C — אימות ותיקוף (V&V) ממשלתיים); G1–G7 = מחלקות היעדים של הדוח (ראו "שחקנים וכלכלה").

זהות ומוצא

מפענח קריוגני מחשב את המיפוי מסינדרום לתיקון בתוך המקרר, במקום לשלוח כל ביט סינדרום במעלה רתמת הכבלים. שני מצעים מתחרים: לוגיקת קוונט שטף בודד (SFQ), הממתגת פולסי שטף מקוונטטים בעשרות GHz בטמפרטורת מיליקלווין, ו-CMOS שאופיין ב-4 K. המוצא הוא ארכיטקטוני: מפענח SFQ לכל קיוביט ב-2020 S[744], מפענח SFQ מקוון לקוד המשטח ב-2021 S[745], ואז, ב-2025–26, היפוך — דחיסת סינדרומים ב-4 K במקום פענוחם S[733]S[746].

  • בקרה ומיקום: לוגיקה ספרתית קרה בשלב המיליקלווין או בשלב ה-4 K.
  • ייצור: ליתוגרפיה רב-שכבתית של Nb, או CMOS שאופיין ב-4 K; אין תהליך ייחודי למפענחים.

פיזיקה וגבולות

הגבול הוא הנהלת חשבונות תרמית. מיתוג יחיד של צומת SFQ מפזר אנרגיה בסדר גודל של I_cΦ₀ ≈ 10⁻¹⁹ J, ולכן מפענח של 10⁵ צמתים ב-2 GHz נמצא בתחום של עשרות µW — 2.78 µW היא הנקודה שפורסמה S[745] — מול מקרר דילול המספק מאות µW ב-100 mK. CMOS קריוגני מחליף זאת במתקן קירור של ≈2 W ב-4 K S[550], שמתוכם תכנון אחד מוציא 1.5 W כדי לשרת 2,668 קיוביטים לוגיים ב-d = 21 S[733]. אף אחת משתי הרצפות אינה יסודית: כל אחת היא הקצאה מתוך תקציב שהבקרה כבר תובעת לעצמה, והיא זזה עם משפחת הלוגיקה — CMOS קריוגני חסכוני יותר, SFQ בכ-1.6 µW לקיוביט, ולוגיקה אדיאבטית של פרמטרון שטף נמוך עוד יותר S[550]. אופן הכשל השולט אינו שגיאת פאולי — מפענח שהתפוקה שלו יורדת מתחת לקצב הסינדרומים צובר פיגור בלתי חסום, ולכן ההשהיה ורוחב הפס הם שקובעים את התכנון. SFQ בקרבת פיסת הקיוביטים מוסיף מנגנון שני: חזיתות הפולסים מקרינות, והרעלת קוואזי-חלקיקים בתיווך פוטונים נמדדה כשגיאה של 1.2(1)% לכל פעולת קליפורד, במעגל הנעה SFQ על פיסה נפרדת, שממתג הרבה פחות משהיה ממתג מפענח Dfact.

מצב ההנדסה העדכני

כל נתוני המפענחים הם נתונים לאחר סינתזה (post-synthesis); השורה האחרונה היא המקבילה הקרובה ביותר שיוצרה בפועל.

טבלה
שנה נתון מי תג+מפתח
2021-03 מפענח SFQ לקוד המשטח: 2.78 µW ב-2 GHz, סף של 1.0%, d = 5–13 Ueno et al. S[745]
2025-12 מפענח מקדים ב-FDSOI של 22 nm ב-4 K: הפחתה של 3,780.72× ברוחב הפס, שיא < 0.56 mW Univ. Michigan Sfact
2026-06 דוחס ב-FDSOI של 22 nm ב-4 K: 48× ב-d = 17, 14,238× במשולב, 100 ns לסבב Univ. Michigan Sfact
2026-07 בקר CMOS ב-4 K שיוצר בפועל, המתזמן בעצמו קוד חזרה ב-d = 5, ≤3.5 W HRL Laboratories Dfact

האיבר השולט בתקציב הוא קלאסי: רוחב הפס אל מחוץ לקריוסטט וההשהיה הלוך-ושוב.

ייצור, חומרים ושרשרת האספקה

שני תכנוני ה-CMOS הקריוגני רצים על FDSOI של 22 nm שאופיין ב-4 K, ושניהם קיבלו את ערכת תכנון התהליך (PDK) הזו מ-Semiwise Ltd (בריטניה) S[746] — ספק קטן אחד בין כל קבוצה אקדמית לבין מסירה לייצור (tape-out). 22FDX של GlobalFoundries הוא המסלול לייצור בנפח גבוה שמאחורי התהליך הזה Cfact. מסלול ה-SFQ תלוי במפעל הייצור הרב-שכבתי ל-Nb של SEEQC ב-Elmsford NY Dfact, קו הייצור המסחרי היחיד מסוגו. אין שיעור תקינות ואין עלות ליחידה: שום תכנון עוד לא נמסר לייצור. ECCN 3A901.a חל על מעגלים משולבים ב-CMOS "המתוכננים לפעול" ב-≤4.5 K — כוונת תכנון, לא ביצועים — ולכן הפריסה (layout) מפוקחת עוד לפני הייצור fact.

בקרה, קריאה ועומס הקלט-פלט

הטכנולוגיה הזו קיימת כדי לקצץ בקלט-פלט. מחזור תיקון השגיאות במוליכי-על הוא 1.1 µs D[1], וקיוביט לוגי במרחק d פולט d²−1 ביטי סינדרום בכל סבב — ≈0.4 Gb/s ב-d = 21. ב-10³ קיוביטים פיזיים שום דבר אינו מגביל — מפענח אשכול מקומי עומד בפחות מ-1 µs לסבב עד d = 17 על Xilinx VU19P, בניצול של ≈6% מטבלאות החיפוש (LUT) שלו Dfact, וזיווג מדויק ב-FPGA נמשך 0.8 µs בממוצע ב-d = 13 D[727]. החומה ב-10⁴–10⁶ היא מכנית לפני שהיא חישובית: מספר מעברי הדופן (feedthroughs), עומס החום של רתמת הכבלים, רוחב הפס של הממירים המקביליים-טוריים (serialisers) החוצים את שלב ה-4 K. הדחיסה תוקפת את האיבר הזה.

תפקיד במחסנית

מפענח חלופי בסריג הטרנסמונים עם מצמדים ברי-כוונון. הוא דורש קודם לכן בקרת SFQ בטמפרטורת מיליקלווין או בקרת CMOS קריוגני ב-4 K, אינו מספק דבר לאף טכנולוגיה שאחריו, ואינו חוסם אף אחת. הוא מחליף פענוח ב-FPGA בטמפרטורת החדר: FPGA ניתן לתכנות מחדש כשהקודים ומודלי הרעש משתנים, ואילו ASIC קר הוא בעל תפקוד קבוע, מתחרה בבקרה על הוואטים הקרים, ונתון לפיקוח על יצוא כבר מקובץ התכנון. הטיעון בעד ASIC הוא מצד ההיצע: רכיבי FPGA מסחריים מהקצה העליון הם דואופול של AMD/Altera, שצד אחד שלו נתון לשליטת קרן הון פרטי מאז 2025 fact. כמפענח מקדים הוא מוסיף ≈0.10 µs לסבב Sfact מחוץ לשעון הנגזר (שעון נגזר = סכום סבב הסינדרום: שכבות שערים + הובלה + קריאה + איפוס), שנשאר ≈0.65 µs מול המחזור הנמדד של 1.1 µs; רק עלות הכבלים משתנה.

ראיות — כיצד נמדדו המספרים

כל מספר של מפענח הוא הערכת הספק/ביצועים/שטח לאחר סינתזה, על PDK שאופיין בקור, בתוספת סימולציה בווקטורי בדיקה, כשהסינדרומים נדגמים ממודלי רעש ולא מהתקן; המפענח המקדים מ-2025 נבחן לפחות תחת רעש ברמת המעגל ולא תחת רעש במודל קיבולת הקוד, ואף אחד משני המחקרים לא שוחזר מחוץ לקבוצת מחברים חופפת. להספק לקיוביט ב-4 K אין הגדרה משותפת — 23 mW שמדדה IBM בהנעת שער דו-קיוביטי, לעומת 5 mW "אופטימיים" וטענות למתחת ל-2 mW Sfact; רק ה-23 mW קשורים לשער פועל. השהיית הזיווג ב-FPGA של 367 ns, המצוטטת שוב ושוב, באה ממאגר קוד שאינו נוקב במרחק קוד ושאין מאחוריו מאמר; הנתון שעבר ביקורת עמיתים הוא 0.8 µs ב-d = 13 D[727], והוא המשמש כאן.

לא פורסם: גודל ההנפקה וטווח המחיר של SEEQC, שעדיין ריקים בתיקון לטופס S-1 מ-2026-09-11 fact, ומשפחת פטנטים ייחודית לפענוח קריוגני.

שחקנים וכלכלה

מי.
| ארגון | תפקיד | מדינה | מה בדיוק הם עושים | ראיות |
|---|---|---|---|---|
| University of Michigan | מחקר | ארה״ב | פרסמה את שני התכנונים הקרים: המפענח המקדים והדוחס | Sfact |
| SEEQC Inc. | מפתח, ספק | ארה״ב | מפעל ייצור ל-Nb ובקרת SFQ בטמפרטורת מיליקלווין; המארח האמין היחיד ל-SFQ | Dfact |
| HRL Laboratories | מפתח | ארה״ב | הלוגיקה הקרה היחידה שיוצרה בפועל ופועלת בתוך לולאת תיקון שגיאות | Dfact |
| IBM | מפתח, רוכש | ארה״ב | רכיבי ASIC ב-CMOS קריוגני לממתח שטף על 156 קיוביטים; רכשה את HRL | Cfactfact |
| Semiwise Ltd | ספק | בריטניה | המקור היחיד של ה-PDK ל-FDSOI של 22 nm ב-4 K שבשימוש | S[746] |
| Riverlane | מפתח, מתחרה | בריטניה | השחקן המבוסס בפענוח FPGA בטמפרטורת החדר | Dfact |
| US Bureau of Industry and Security | מאסדר | ארה״ב | מפקח על מעגלי CMOS משולבים ל-≤4.5 K לפי כוונת התכנון | fact |

כספים. 2025-12/2026-06 · University of Michigan · מענק DOE ARQC DE-SC0025633, הסכום לא פורסם · מממן את שני המחקרים · נמשך S[746]. 2026-05-21 · GlobalFoundries · מכתב כוונות של CHIPS · $375 M USD · US Commerce · לא מחייב fact. 2026-05-26 · SEEQC · טופס S-4 לרישום ב-Nasdaq באמצעות הסכם מיזוג עם Allegro מ-2026-01-16 · הנפקה של $75 M ועוד PIPE של $65 M, לפי שווי פעילות (EV) של ~$1 B · הוגש G[575]; המיזוג בוטל ב-2026-08-25, וההנפקה הנפרדת של SEEQC לפי S-1 (הוגש ב-2026-06-29) לא תומחרה עד 30 בספטמבר 2026 fact; טופס ה-S-1 המתוקן של SEEQC מ-2026-08-28 מדווח על הכנסות של $4.2 M ב-2025, הפסד נקי של $12.2 M ב-2025 ו-$18.1 M במזומן ב-2026-06-30 fact. 2026-07-23 · IBM · רכישת HRL Laboratories · התנאים לא פורסמו · העסקה נסגרה ב-2026-08-26 Cfactfact. אף תוכנית אינה מממנת פענוח קריוגני ישירות.

שוק ושרשרת אספקה. איש אינו מוכר זאת. המוצרים המאפשרים יושבים שכבה אחת מתחת: ערכות PDK קריוגניות, כושר ייצור של 22FDX, הרצות ייצור רב-שכבתיות של Nb, והמסדים שמפענח קר היה דוחק. הריכוזיות חמורה בשני הקצוות; אין כלכלת יחידה שאפשר לצטט. רק G4 משלם על כך.

קניין רוחני ותקנים. לא נמצאה משפחת פטנטים ייחודית לפענוח קריוגני באף מאגר נתונים מזוהה ומתוארך. הקרוב ביותר הוא GB 2641501 A של Riverlane, "Quantum decoder" (פורסם ב-2025-12-10), התובע אשכול בחומרה בטמפרטורת החדר fact. אין תקן לממשק סינדרומים החוצה את גבול ה-4 K; NVQLink של NVIDIA מתקנן דווקא את הצד החם.

מפות דרכים ועמידה בהבטחות. המפענח המקדים והדוחס של Michigan (2025-12-10, 2026-06-29 · אין תאריך מסירה לייצור · תכנון בלבד נכון ל-4 בספטמבר 2026) — נתוני PDK אמיתיים, ללא התחייבות לייצור. בקרת ה-SFQ של SEEQC (פורסמה בביקורת עמיתים ב-2026-03-10 · הפענוח נעדר ממפת הדרכים שלה) — השחקן היחיד שיש לו קו תהליך משלו, ואם ההנפקה התלויה ועומדת שלו תתומחר, גם התמורה לממן מסירה לייצור. בקרת ה-CMOS הקריוגני של IBM (תמציות 2026-03-16 · אין קדם-פרסום) — לא הוכחה ברמה של פרסום מדעי.

פרשנות אסטרטגית. אם הפענוח הקר יעבוד, המנצחים הם מי שכבר מחזיקים בצורן קר ובתקציב קירור — SEEQC ב-SFQ, IBM/HRL ו-GlobalFoundries ב-CMOS — כי הפענוח נבלע בשבב שהם מספקים בלאו הכי. המפסידים הם ספקי מפענחים עצמאיים שערכם הוא יכולת התכנות מחדש, וספקי מאיצים המהמרים שהפענוח יעבור ל-GPU דרך קישור חם. כוח המיקוח נמצא בידי בעל המצע.

תחזית ושאלות פתוחות

לאשר עד 2028 אם מפענח מקדים קריוגני כלשהו יימסר לייצור ויניב צורן שנמדד; להוריד בדרגה אם הספרות של 2027 עדיין תסתפק בנתונים שלאחר סינתזה. התרחיש הטוב ביותר ל-2029: דוחס ב-4 K, בתוך מערכת הקשורה ל-QBI, סופג את תעבורת הסינדרומים לפני רתמת הכבלים. התרחיש הגרוע ביותר: הפענוח בטמפרטורת החדר גדל יחד עם קודי qLDPC וקישורים מהירים יותר. שאלות פתוחות: איזה קו בסיס של הספק צריך לקבוע את ממדי המפענח הקר; האם לוגיקת הפענוח יכולה לחלוק שלב עם הבקרה בלי להחזיר את הרעלת הקוואזי-חלקיקים; האם פלטפורמה כלשהי תיתקל בחומת מעברי הדופן לפני 10⁴ קיוביטים. לעקוב אחר הרישום של SEEQC למסחר ואחר מפת הדרכים של IBM שלאחר HRL.

תקציב הצמתים הקובע את גודלו של מפענח קוונט שטף בודד (SFQ) יורד בצד התכן: ספריית תאים xSFQ ללא שעון, עם מגברי פיצול מובנים, מקטינה את מספר צמתי ג'וזפסון פי 2.7–3.4 (63–71%) במעגלי בחינת ביצועים סטנדרטיים של לוגיקה חד-מחזורית וב-41–66% במעגלים בצנרת, ותא אחד יוצר ואומת ב-4.2 K P[897]. לא נבנה מפענח; הנתונים הם ללוגיקה כללית.

מקורות
  1. [1] Google Quantum AI and Collaborators, “Quantum error correction below the surface code threshold,” Nature, vol. 638, no. 8052, pp. 920–926, Dec. 2024, doi: 10.1038/s41586-024-08449-y. [D]
  2. [550] S. Kawabata, “Integration and Resource Estimation of Cryoelectronics for Superconducting Fault-Tolerant Quantum Computers,” arXiv:2601.03922, Jan. 2026. [S]
  3. [575] SeeQC, Inc., “Form S-4 Registration Statement (SeeQC, Inc. / Allegro Merger Corp.),” U.S. Securities and Exchange Commission, May 2026. [Online]. Available: https://www.sec.gov/Archives/edgar/data/1779977/000121390026061108/ea0278139-04.htm [G]
  4. [727] Y. Wu, N. Liyanage, and L. Zhong, “Micro Blossom: Accelerated Minimum-Weight Perfect Matching Decoding for Quantum Error Correction,” Proc. 30th ACM Int. Conf. Architectural Support for Programming Languages and Operating Systems (ASPLOS '25), vol. 2, Mar. 2025, doi: 10.1145/3676641.3716005. arXiv:2502.14787. Also https://github.com/yuewuo/micro-blossom. [D]
  5. [733] A. Knapen et al., “Pinball: A Cryogenic Predecoder for Surface Code Decoding Under Circuit-Level Noise,” arXiv:2512.09807, Dec. 2025. [S]
  6. [744] A. Holmes et al., “NISQ+: Boosting quantum computing power by approximating quantum error correction,” arXiv:2004.04794, Apr. 2020. [S]
  7. [745] Y. Ueno, M. Kondo, M. Tanaka, Y. Suzuki, and Y. Tabuchi, “QECOOL: On-Line Quantum Error Correction with a Superconducting Decoder for Surface Code,” arXiv, Nov. 8, 2021. [Online]. Available: https://arxiv.org/abs/2103.14209 [S]
  8. [746] G. Tao et al., “CryoZip: An Efficient Cryogenic Compressor for Quantum Error Correction Syndromes,” arXiv:2606.30805, Jun. 2026. [S]
  9. [897] P. Papanikolaou, A. Vanasse, H. Jin, G. Tzimpragos, and J. Volk, “Duplication-aware retiming and cell interface redesign for superconductor circuit minimization,” arXiv:2610.02333, Oct. 2026. [P]