→ Quantum Technology Atlasטכנולוגיות · מכונות · ארכיטקטורות · ארגוניםEnglishРусский

פענוח ב-GPU דרך NVQLink dec_gpu

קישור RoCE המכניס GPU לתוך לולאת המשוב של תיקון השגיאות, בזמן הלוך-ושוב ממוצע של 3.84 µs, כך שהפענוח רץ כתוכנת CUDA על חומרה ברמת GH200 במקום כקובץ תצורה (bitstream) קבוע של FPGA.

פענוח ב-GPU דרך NVQLink

dec_gpu · שכבה 8 מפענח · הודגם · מאז 2025
פתח במפה

זמן הלוך-ושוב של 3.84 µs; BP-OSD על Helios+GH200 בחציון 67 µs (רווח של 5.4× בשיעור השגיאה הלוגית, LER); שכבה בלתי תלויה בפלטפורמה.

תקציר ←

מקורות מרכזיים

[531] NVIDIA, “NVIDIA Introduces NVQLink — Connecting Quantum and GPU Computing for 17 Quantum B… · 2025
[324] S. Caldwell et al., “NVIDIA NVQLink Architecture Integrates Accelerated Computing with Qua… · 2025
[239] M. Abdel-Kareem, “IQM and Zurich Instruments Develop Real-Time QEC via NVIDIA NVQLink,” Qu… · 2026

מרחב התכן — תכונות

(a) זיקת הנושא
ביניים / בלתי תלוי בנושא
(b) זמן · שזירה
—
(c) קריאה
—
(d) ניידות
—
(e) בקרה
—
(f) מבנה השגיאה
פאולי סטוכסטית
(g) ייצור
—

מרחב ההערכה — תכונות מתוארכות

NVQLink RoCE round trip → 3.84 µs mean
מגדירה: שעון (זמן מחזור) · 2025-10 · מקור

NVQLink הוכרז ב-2025-10-28.

רשומות סטנדרטיות

השהיית פענוח לסבב → 67 µs · טיפוסי
Quantinuum Helios + GH200 over NVQLink: BP+OSD 'ran with a 67 microsecond median decoding time'; link round trip 3.84 us mean · 2025-10 · מקור [C] ⓘ

שחקנים ויעדים — ביאורים

יונים לכודים — QCCD (הובלה בין אזורים) — Quantinuum (H1, H2, Helios, Sol), Universal Quantum · G2 G3 G6 G7
סריג טרנסמונים עם מצמדים ברי-כוונון (חלופית) — IBM (Heron, Nighthawk), Google (Willow), Rigetti, IQM, OQC, USTC/Zhejiang, Fujitsu/RIKEN, QuantWare · G2 G3 G4
מערך מלקחיים אופטיים לאטומי רידברג — אלקליים (Rb/Cs) (חלופית) — Harvard/MIT, QuEra (Gemini), Pasqal (Orion), Infleqtion, Google (2026; species not stated) · G1 G3 G7

קשתות

חלופות: מפענחי FPGA בזמן אמת (LCD, Deltaflow)
מתנגשת עם:
טרנסמון פתוחה — לא הוצגה הפחתה בקנה מידה
פענוח ב-GPU דרך NVQLink מוסיף זמן הלוך-ושוב של ~4 µs למחזור קוד משטח של ~1 µs
מחיר זמן ההלוך-ושוב הנמדד של NVQLink הוא 3.84 µs בממוצע / 3.96 µs מרבי, כלומר 3–4 מחזורי קוד משטח של טרנסמון ממעמד Willow (~1.1 µs): הסינדרומים מצטברים בתור מהר יותר מכל תגובה בתוך מחזור אחד, ולכן הזנה קדימה בזמן אמת (לא-קליפורדית, טלפורטציה) חייבת להמתין
הפחתה פענוח בחלונות / פענוח זורם עם מפענח מקדים ב-FPGA ליד המקרר, הדוחה רק את ההחלטות הקריטיות לתגובה; נושאים איטיים יותר (אטומים, יונים: מחזורים של ms) אינם חווים את ההתנגשות · 2025-11
° אחת מכמה שהיו מתאימות · הדרך המקובלת, לא דרישה מחייבת

בשימוש: 7 מכונות (3 ראשית · 4 חלופית)

↗ כרטיס המרשם שלה · מאמר / מוצר / עיתונות: קישורים שבהם המכונה נזכרת בשמה (הייחוס נבדק ב-20 בספטמבר 2026)

תמונות

כל תמונה מלווה בתיאור של מה שהיא מראה ובשורת הקרדיט שלה.

Fig. 1 — (a)
A simple drawing: two boxes crowded with black cubes (detection events of X and Z type, in space and time) pass through a dark block and come out almost empty. It is Figure 1(a) of arXiv 2604.12841 by Chamberland, Olle, Li, Thornton and Baratta on AI-based pre-decoders for surface codes. It shows the idea of a neural pre-decoder that clears most local errors so a slower global decoder has little left to do; the drawing carries almost no labels. “Fig. 1 — (a)” by Christopher Chamberland, Jan Olle, Muyuan Li, Scott Thornton, Igor Baratta, arxiv.org/abs/2604.12841, CC BY 4.0 (creativecommons.org/licenses/by/4.0/)
Fig. 1 — Figure 1Quantum Error Correcting Codes. A very general class of QEC codes is the class stabilizer codes, defined by the stabilizer subgroup of the p…
A two-panel line drawing. Panel (a) shows a patch of the toric code: qubits on the edges of a square lattice, plaquette and star checks, the syndromes flagged around one error, and the same code drawn as two Tanner graphs; panel (b) shows a neural-network decoder whose input neurons take the measured syndrome, whose fully connected hidden layers are trained, and whose output neurons suggest the X and Z errors on each qubit. It is Figure 1 of a 2017 Scientific Reports paper by Stefan Krastanov and Liang Jiang. It illustrates learned decoding; no GPU or other hardware appears. “Fig. 1 — Figure 1Quantum Error Correcting Codes. A very general class of QEC codes is the class stabilizer codes, defined by the stabilizer subgroup of the physical…” by Krastanov, Stefan; Jiang, Liang, www.nature.com/articles/s41598-017-11266-1, CC BY 4.0 (creativecommons.org/licenses/by/4.0/)
dec_gpu · layer 8 מפענח · centrality 11.7 · demonstrated · since 2025 · updated 2026-09-30

פענוח ב-GPU דרך NVQLink

קישור RoCE המכניס GPU לתוך לולאת המשוב של תיקון השגיאות, בזמן הלוך-ושוב ממוצע של 3.84 µs, כך שהפענוח רץ כתוכנת CUDA על חומרה ברמת GH200 במקום כקובץ תצורה (bitstream) קבוע של FPGA.

Verdict. זמן ההלוך-ושוב חסום (מקסימום של 3.96 µs על פני 1,000 דגימות) והמפענח הוא תוכנה, אבל הפענוח היחיד שפורסם הוא BP+OSD על Helios של Quantinuum, בחציון של 67 µs; נכון ל-2026-09-04 אין השוואה ישירה מול מפענח FPGA על אותם סינדרומים.

Key references

Λ = מקדם דיכוי השגיאות לכל צעד במרחק הקוד; QBI = DARPA Quantum Benchmarking Initiative (שלב A — רעיון → B — תוכנית מו״פ → C — אימות ותיקוף (V&V) ממשלתיים); G1–G7 = מחלקות היעדים של הדוח (ראו "שחקנים וכלכלה").

זהות ומוצא

נתיב RDMA over Converged Ethernet (RoCE) בהשהיה נמוכה בין אלקטרוניקת הבקרה של QPU לבין GPU, עם ליבת FPGA בקוד פתוח בצד הקוונטי, כך שהפענוח והכיול בתוך הלולאה רצים כתוכנת CUDA ולא כקובץ תצורה (bitstream). NVIDIA הכריזה עליו ב-2025-10-28 ונקבה ב-17 בוני מחשבים קוונטיים, בחמישה ספקי אלקטרוניקת בקרה ובתשע מעבדות לאומיות בארה״ב C[531]; המספרים פורסמו ב-2025-11-17 C[324]. תכונות: d = בלתי תלוי בפלטפורמה, ומגיע לארכיטקטורות של מוליכי-על, של יונים לכודים מסוג QCCD ושל אטומים ניטרליים; e/f/g = אין אופן בקרה, מתקן שגיאות פאולי לפי הסינדרום, אין ייצור — חומרת GPU ו-Ethernet מן המדף (רשומת הגרף).

פיזיקה וגבולות

ההלוך-ושוב מורכב משני תקציבים, ואין לקרוא אותם באותו אופן. התעבורה ברשת חסומה: ממוצע של 3.84 µs, סטיית תקן של 0.035 µs ומקסימום של 3.96 µs על פני 1,000 דגימות C[324] — הפיזור הצר חשוב יותר מהממוצע, משום שלולאת משוב מתוכננת לפי הזנב שלה. הפענוח אינו חסום: BP+OSD (התפשטות אמונה ואחריה פענוח סטטיסטיקות סדורות) על GH200, מול Helios של Quantinuum, נותן חציון של 67 µs לקוד ברינג, ומוריד זיכרון של 8 קיוביטים לוגיים משגיאה של 4.95 ± 0.67% ל-0.925 ± 0.38%, רווח של 5.4× C[324]. לכן סכומם, ~71 µs, הוא הלוך-ושוב טיפוסי ולא חסם: רק לתעבורה פורסם מקסימום.

השאלה אם 67 µs הם זמן איטי תלויה בשעון שעליהם לעמוד בו. לזיכרון הדרישה היא תפוקה, לא השהיה לכל מחזור: Google הריצה ברציפות 10⁶ מחזורים ב-d=5, במחזור של 1.1 µs, עם מפענח בזמן אמת בעל השהיה ממוצעת של 63 µs D[1] — אותו סדר גודל כמו נתון ה-GPU — משום שחלון נע מעבד את המחזורים בצנרת במקום לפענח כל מחזור בתוך מחזור אחד. זמן התגובה הוא האילוץ הקשיח, והוא מגביל רק היכן שפעולה מותנית בתוצאת פענוח: הזרקת מצבי קסם, הזנה קדימה, ניתוח סריג. ההבחנה הזאת, ולא המיקרושניות הגולמיות, קובעת היכן השכבה הזאת שמישה. לכן פענוח ב-GPU נוח בפלטפורמות של יונים ושל אטומים, בעלות מחזור של מילישניות, מספיק לזיכרון במוליכי-על, ולא הוכח במסלול המוגבל בזמן התגובה. מה שמזיז את הרצפה: קרנלים (kernels) המנצלים את המקביליות של ה-GPU, ולא הסבות של אלגוריתמים טוריים.

מצב ההנדסה העדכני

טבלה
שנה נתון מי תג+מפתח
2025-11 הלוך-ושוב ב-RoCE: ממוצע 3.84 µs, סטיית תקן 0.035 µs, מקסימום 3.96 µs על פני 1,000 דגימות NVIDIA C[324]fact
2025-11 BP+OSD על GH200, קוד ברינג על Helios: חציון 67 µs, שגיאה לוגית 4.95%→0.925% Quantinuum C[324]
2026-03 מערכת הדגמה של תיקון שגיאות בזמן אמת על גבי NVQLink, פחות מ-4 µs מקצה לקצה IQM P[239]fact

זמן הפענוח ב-GPU שולט, ~17× מזמן המעבר ברשת, ולכן לא הקישור הוא מה שצריך להצטמצם. אף תוצאה שפורסמה אינה מריצה BP+OSD ב-GPU ומפענח FPGA על אותם רצפי סינדרומים.

ייצור, חומרים ושרשרת האספקה

אין תהליך ייצור. צד ה-GPU הוא צורן של NVIDIA — GH200 עבור Helios, RTX PRO 6000 Blackwell Max-Q עבור הדגמת הרשת C[324] — ואין לו מקבילה של AMD או של Intel נכון ל-2026-09-04. צד הרשת פתוח במכוון: RoCE הוא תקן, ו-NVIDIA פרסמה ליבת FPGA בקוד פתוח לנקודת הקצה של ה-QPU C[324], וכך יכלו חמישה ספקי אלקטרוניקת בקרה לשלב אותה C[531]. האסימטריה היא התכנון המסחרי: לחלק את הממשק בחינם, למכור את המאיץ. לשום דבר אין מחיר; NVQLink מסופק כארכיטקטורת ייחוס עם דף הרשמה C[531]. החשיפה לפיקוח על יצוא עוברת בירושה מהפיקוח האמריקני על מעבדי GPU מתקדמים, ולא מ-ECCN קוונטי.

בקרה, קריאה ועומס הקלט-פלט

הלולאה: אלקטרוניקת הבקרה → RoCE → ה-GPU → חזרה, ב-3.84 µs ועוד זמן הפענוח. ב-Helios יש 98 קיוביטים פיזיים D[105], ולכן שום דבר בהיקף של 10³ לא רץ מקצה לקצה. ב-10⁴–10⁶ השאלה היא אם זמן הפענוח גדל עם גודל הקוד מהר יותר מהגידול בתפוקה בכל דור של GPU, ואם עיבוד באצוות (batching) על פני בלוקים לוגיים שומר על התקציב קבוע; אף מקור אינו עונה על אף אחת מהשאלות. הטיעון המאזן, שלא כומת: אשכול GPU אחד יכול לשרת כמה QPU, דבר ש-FPGA הצמוד למסד אחד אינו יכול.

תפקיד במחסנית

הוא אינו דורש דבר במעלה הזרם, ומחליף פענוח בזמן אמת מבוסס FPGA, תוך המרת קובץ תצורה קבוע בתוכנה שאפשר לשנות בין הרצה להרצה (shots); הגרף רושם אותו כמפענח הראשי בארכיטקטורת היונים הלכודים מסוג QCCD, וכמפענח חלופי בסריג הטרנסמונים עם מצמדים ברי-כוונון ובמערך מלקחיים אופטיים לאטומי רידברג אלקליים — מפענח אחד לשלוש משפחות. תרומה לשעון הנגזר: ~71 µs לכל הלוך-ושוב של פענוח — תעבורה ועוד חציון הפענוח (2 ספרות משמעותיות) — 1–7% ממחזור של 1–5 ms ביונים או באטומים, אבל ~65 מחזורי מוליכי-על בני 1.1 µs D[1]. עלות המעבר היא מסד ומחסנית תוכנה, לא החלפת קוד — ההפך ממפענחי qLDPC. משבצת ריקה סמוכה: מבחן ביצועים בלתי תלוי המשווה בין ספקים.

ראיות — כיצד נמדדו המספרים

שני נתוני הכותרת באים מהבלוג של NVIDIA עצמה, בפיתוח משותף עם Quantinuum, ולא עברו ביקורת עמיתים C[324]. ה-5.4× מובא עם אי-ודאויות — נוהג טוב יותר מזה של רוב טענות הספקים — אבל זהו קוד אחד על מכונה אחת, ומערכת ההדגמה של IQM ידועה רק מהעיתונות המקצועית P[239]. אין השוואה מול Relay-BP D[48] או מול המפענח של Riverlane D[238] על אותם סינדרומים, ולכן הקביעה "מעבדי GPU איטיים יותר מ-FPGA" משווה מספרים מקודים שונים וממכונות שונות.

לא פורסם: אם זמן הפענוח ב-GPU גדל עם גודל הקוד או עם מספר הבלוקים הלוגיים ב-10⁴–10⁶ קיוביטים, וסכומי ההשקעה של NVentures ב-Quantinuum, ב-QuEra וב-Alice & Bob בנפרד — רק הסכומים הכוללים של הסבבים פומביים. המספרים שבכותרת הודעת ההשקה (17 בונים, תשע מעבדות) אינם מתיישבים במדויק עם רשימת השמות שבה.

שחקנים וכלכלה

מי.
| ארגון | תפקיד | מדינה | מה בדיוק הם עושים בטכנולוגיה זו | ראיות |
|---|---|---|---|---|
| NVIDIA | מפתח | ארה״ב | בנתה את NVQLink ואת nv-qldpc-decoder; מספקת את מעבדי ה-GPU | C[324], [531] |
| Quantinuum | משתמש | ארה״ב/בריטניה | הפריסה היחידה שפורסמה: Helios עם GH200 המריץ BP+OSD | C[324]fact |
| IQM | משתמש | פינלנד | מערכת הדגמה של תיקון שגיאות בזמן אמת על גבי NVQLink, פחות מ-4 µs מקצה לקצה | P[239]fact |
| Zurich Instruments | ספק | שווייץ | אלקטרוניקת בקרה הנושאת את נקודת הקצה של NVQLink | C[531] |
| DARPA | מממן | ארה״ב | שלב B של QBI מממן כמה מבוני ה-QPU הנקובים | G[65]fact |

כספים. 2025-10-28 · NVIDIA · השקה, 17 בונים / 5 ספקי בקרה / 9 מעבדות · לא נמסר מימון · הוכרז C[531]. 2025-09-04 · Quantinuum · $600 M לפי שווי של $10 B לפני הכסף, בהשתתפות NVentures · נסגר Cfact. 2026-05-22 · Alice & Bob · הרחבת סבב B עם NVentures · נסגר Cfact. הרבעון שהסתיים ב-2026-07-26 · NVIDIA · הכנסות $96.2 B, מגזר מרכזי הנתונים $89.0 B, +106% משנה לשנה, בלי אזכור של קוונטים · דווח G[737] — הכלכלה של השכבה הזאת בשורה אחת.

שוק ושרשרת אספקה. עדיין אין שוק — לא נמסרו מחיר, מק״ט או תנאי רישוי C[531]. השרשרת מתפצלת: ממשק פתוח ומאיץ ממקור יחיד, ולכן סיכון הריכוזיות נמצא במארח המפענח, לא בקישור. החשיפה ליעדים רחבה מזו של כל מפענח FPGA — G3/G4 כמפענח, G2 משום שאותו נתיב משרת הפחתת שגיאות וכיול, G7 משום שהפריסות במעבדות הלאומיות הן במתכונת של רכש.

קניין רוחני ותקנים. לא נמצאה משפחת פטנטים ייחודית ל-NVQLink בשום מאגר בעל שם. עמדת התקינה היא החלק המעניין: RoCE הוא תקן Ethernet קיים, והליבה בצד ה-QPU היא קוד פתוח C[324], ולכן NVIDIA מתקננת את הגבול שאותו אינה מוכרת. צדדים שלישיים בונים מול CUDA-Q QEC Pfact.

מפות דרכים ועמידה בהבטחות. NVIDIA: (2025-10 · השקה עם 17 בונים · סופק, פריסה אחת שפורסמה שלושה שבועות לאחר מכן) C[324], [531]; (2025-11 · שותפים יפרסו על מעבדים עתידיים · אושר רק Helios) C[324]. IQM: (2026-03 · מערכת הדגמה · סופק) P[239]. הזמן מההשקה ועד הפריסה הראשונה היה למעשה אפס; הפער בין 17 הבונים שהוכרזו לבין פריסה אחת שפורסמה הוא המספר שיש לעקוב אחריו.

פרשנות אסטרטגית. אם הפענוח ב-GPU ינצח, כל מכונה סובלנית לתקלות תהפוך ללקוח חוזר של מעבדי GPU, והפענוח יחדל להבדיל בין ספקי QPU — טוב לבונים שאין להם הנדסת FPGA, רע ל-Riverlane ולמסלול הפנימי של IBM. NVIDIA מפסידה מעט אם הדבר ייכשל: קוונטים אינם מופיעים ברבעון של $96.2 B G[737], ולכן זו אופציה זולה על המחצית הקלאסית של מחסנית עתידית. איום התחליף הוא ASIC לפענוח שאיש אינו מוכר. כוח המיקוח נמצא בידי NVIDIA בצד המאיץ, ובידי ספקי הבקרה בצד נקודת הקצה.

תחזית ושאלות פתוחות

ניתן להפרכה (12–24 חודשים): לאשר אם ספק QPU שני יפרסם לולאת פענוח על NVQLink עם מספרים עד סוף 2027; להוריד בדרגה אם מספר הפריסות שפורסמו עדיין יעמוד על אחת. התרחיש הטוב ביותר ל-2029: פענוח ב-GPU הוא ברירת המחדל לזיכרון ביונים, באטומים ובמוליכי-על, והפעולות המוגבלות בזמן התגובה מועברות ל-FPGA מקומי קטן. התרחיש הגרוע ביותר: 17 הבונים מניבים שתי פריסות, והחומרה הייעודית שומרת על הלולאה. שאלות פתוחות: כיצד זמן הפענוח משתנה עם גודל הקוד ועם מספר הבלוקים; האם מישהו ידווח על השהיית הזנב ולא על ההשהיה החציונית; האם AMD או Intel יציעו מארח מתחרה. לעקוב אחר: פריסה שנייה וכל מבחן ביצועים בלתי תלוי.

מקורות
  1. [1] Google Quantum AI and Collaborators, “Quantum error correction below the surface code threshold,” Nature, vol. 638, no. 8052, pp. 920–926, Dec. 2024, doi: 10.1038/s41586-024-08449-y. [D]
  2. [48] T. Maurer et al., “Real-time decoding of the gross code memory with FPGAs,” arXiv:2510.21600, Oct. 2025. [D]
  3. [65] DARPA, “Stage B selection,” Nov. 6, 2025. [Online]. Available: https://www.darpa.mil/research/programs/quantum-benchmarking-initiative/stage-b-selection [G]
  4. [105] S. Dasu et al., “Computing with many encoded logical qubits beyond break-even,” arXiv:2602.22211, Feb. 2026. [D]
  5. [238] A. B. Ziad et al., “Local clustering decoder as a fast and adaptive hardware decoder for the surface code,” Nat. Commun., vol. 16, no. 1, Art. no. 11048, Dec. 2025, doi: 10.1038/s41467-025-66773-x. [D]
  6. [239] M. Abdel-Kareem, “IQM and Zurich Instruments Develop Real-Time QEC via NVIDIA NVQLink,” Quantum Computing Report, Mar. 17, 2026. [Online]. Available: https://quantumcomputingreport.com/iqm-and-zurich-instruments-develop-real-time-qec-via-nvidia-nvqlink/ [P]
  7. [324] S. Caldwell et al., “NVIDIA NVQLink Architecture Integrates Accelerated Computing with Quantum Processors,” NVIDIA Technical Blog, Nov. 17, 2025. [Online]. Available: https://developer.nvidia.com/blog/nvidia-nvqlink-architecture-integrates-accelerated-computing-with-quantum-processors/ [C]
  8. [531] NVIDIA, “NVIDIA Introduces NVQLink — Connecting Quantum and GPU Computing for 17 Quantum Builders and Nine Scientific Labs,” Oct. 28, 2025. [Online]. Available: https://nvidianews.nvidia.com/news/nvidia-nvqlink-quantum-gpu-computing [C]
  9. [737] NVIDIA, “NVIDIA Announces Financial Results for Second Quarter Fiscal 2027,” Aug. 26, 2026. [Online]. Available: https://nvidianews.nvidia.com/news/nvidia-announces-financial-results-for-second-quarter-fiscal-2027 [G]