SUSTech four-dual-rail-qubit processor

Raveh Neeman

doi:10.5281/zenodo.22674814

Southern University of Science and Technology (Huang et al.)

SUSTech four-dual-rail-qubit processor

Southern University of Science and Technology (Huang et al.) · מעגלים מוליכי-על · הודגם (Nature Physics, 6 Mar 2026; arXiv 16 Apr 2025) (6 Mar 2026 (Nature Physics; arXiv 16 Apr 2025)) · 8 קיוביטים פיזיים · גישה: במעבדה בלבד

ארכיטקטורה: קיוביטי מחיקה במסילה כפולה · פתח במפה

פרופיל המרשם — הגרסה של המכונה לארכיטקטורה שלה (שדות המרשם באנגלית)

סוג הקיוביט: dual rail from pairs of tunable transmons (millisecond coherence in the logical subspace)

מנגנון השער: tunable couplers between logical qubits: coupler-activated XX interaction gives a logical √iSWAP, from which a logical CNOT is synthesised

קישוריות: logical qubits coupled pairwise through tunable couplers

בקרה: room-temperature DACs (2 GS/s) and ADCs (1 GS/s); chip at 10 mK in a dilution refrigerator

מיקום הבקרה: room-temp

קריאה: mid-circuit erasure check per dual rail by an ancilla (conditional π pulse resonant only on |00⟩); erasures post-selected

ראיה לשער: אין נתון שפורסם

קודים: dual_rail

דגלים: התוצאה נקבעת בסינון בדיעבד (post-selection)

טכנולוגיות לפי שכבה — התא של המכונה בכל שכבה

1 נושא הקיוביט	טרנסמון · ראשית ▣ §II, Fig. 1b (logical qubit = transmons Q_iA, Q_iB + ancilla A_i) ✅ each dual-rail qubit is a pair of tunable transmons, with an ancilla transmon for erasure checks
2 קידוד	קידוד מסילה כפולה (מחיקה) · ראשית ▤ Abstract ✅ dual-rail encoding in pairs of tunable transmons; millisecond-scale coherence, logical 1Q gate error ~1e-5 with erasure post-selection
3 מנגנון השער	CZ / iSWAP במצמד בר-כוונון · ראשית ▤ §IV (coupler-induced XX coupling, √iSWAP, CNOT); Fig. 4a ✅ tuning the coupler induces an XX coupling in the logical subspace: logical √iSWAP, then a logical CNOT (98.1% at a 13% erasure rate in the Nature Physics version; 96.2% in arXiv v1)
4 קישוריות והובלה	סריג סטטי של שכנים קרובים · ראשית ▣ §II, Fig. 1b ✅ four logical qubits tunably coupled to each other through couplers C_ij
5 בקרה	אלקטרוניקה בטמפרטורת החדר + כבל קואקסיאלי/כבל גמיש לכל קיוביט · ראשית ▤ Supplementary §I (measurement setup) ✅ room-temperature DACs (2 GS/s) and ADCs (1 GS/s); chip at 10 mK in a dilution refrigerator
6 קריאה	בדיקת מחיקה באמצע המעגל · ראשית ▣ §III; Fig. 2a (erasure check) ✅ an ancilla per dual rail detects leakage to \|00⟩ mid-circuit (conditional π pulse); erasures post-selected
7 קוד	קודים מותאמי-מחיקה · ראשית ▤ 🔎 dual-rail erasure qubits as the route to erasure-adapted QEC; no code run beyond the encoding (L1)
8 מפענח	— none — אין דבר בשכבה זו ▤ Abstract ('by using post-selection to mitigate erasure errors') ✅ no decoder; erasure errors handled by post-selection
9 חיבור בין-מודולי	זיווד מרובה-פיסות במודול אחד (flip-chip, פיסת בקרה בחיבור בליטות) · ראשית ▣ §II, Fig. 1a; Supplementary §I ✅ flip-chip processor: top qubit chip on a bottom carrier chip (non-galvanic flip-chip assembly)
10 ייצור	ליתוגרפיה של קיוביטים מוליכי-על (צמתי Al/AlOx/Al, חיווט Nb, 300 mm) · ראשית ▣ Fig. 1a; Supplementary §I ✅ superconducting flip-chip processor (qubit chip + carrier chip)

ראיות: ✅ 9 / 10