Alice & Bob Graphene

Raveh Neeman

doi:10.5281/zenodo.22674814

Alice & Bob

Alice & Bob Graphene

Alice & Bob · מעגלים מוליכי-על · מתוכנן (2030) · 2000 קיוביטים פיזיים · גישה: לא ישים

ארכיטקטורה: קיוביטים בוזוניים במהודים — חתול ו-GKP · פתח במפה

פרופיל המרשם — הגרסה של המכונה לארכיטקטורה שלה (שדות המרשם באנגלית)

סוג הקיוביט: dissipatively stabilised cat qubits

מנגנון השער: bias-preserving cat-cat CNOT required but only a Jul 2026 theory proposal exists

קישוריות: low-weight 2-D stabilisers, short-range interactions

בקרה: room-temperature control

מיקום הבקרה: room-temp

קריאה: dispersive

ראיה לשער: נתון שפורסם (סוג המקור טרם סומן)

קודים: ldpc_cat

דגלים: נשען על הנחה

טכנולוגיות לפי שכבה — התא של המכונה בכל שכבה

1 נושא הקיוביט	אופן בוזוני של מהוד · ראשית ▥ ✅ dissipatively stabilised cat qubits; roadmap target Graphene: 100 high-fidelity logical qubits by 2030
2 קידוד	קידוד חתול (רעש מוטה) · ראשית ▣ Abstract (ε≈0.1%); Table I; Fig. 5c (cat-qubit circuit-level model) ✅ cat encoding; LDPC-cat design assumes physical phase-flip ≈0.1%
3 מנגנון השער	CNOT חתול–חתול משמר-הטיה · ראשית ▤ Table I (ε_CNOT=1.6e-2); §V (current state of the art) ✅ bias-preserving cat–cat CNOT required; not demonstrated by anyone, only a Jul 2026 theory proposal exists שערים בוזוניים בתיווך קיוביט עזר (CX חתול, CZ מסילה כפולה, מפצל אלומה) · חלופית ▥ 🔎 bosonic single-cat gates (Z gate 26.5 ns shown on Helium 2); bias-preserving cat–cat CNOT not demonstrated
4 קישוריות והובלה	סריג סטטי של שכנים קרובים · ראשית ▣ Fig. 2 (H×L lattice), Fig. 4 ([136,34,22] layout), Fig. 9; §V Chip layout ✅ short-range interactions, low-weight 2-D stabilisers (LDPC-cat design)
5 בקרה	אלקטרוניקה בטמפרטורת החדר + כבל קואקסיאלי/כבל גמיש לכל קיוביט · ראשית ▥ 🔎 room-temperature control
6 קריאה	קריאה דיספרסיבית במיקרוגל (+TWPA, מסנן פרסל) · ראשית ◌ 🔎 dispersive readout
7 קוד	שרשור בוזוני (חזרה-חתול, LDPC-חתול, GKP+qLDPC) · ראשית ▣ Fig. 3, Fig. 9 ([165,34,22] layout); §III (758 cats) ✅ LDPC-cat [[165+8ℓ, 34+2ℓ, 22]]: 100 logical qubits at ε_L ≤1e-8/cycle on 758 cats; elevator codes (Jan 2026) claim ~1e4× lower logical error
8 מפענח	— none — אין דבר בשכבה זו ▤ App. C (BP+OSD) ✅ no decoder published for any Alice & Bob device
9 חיבור בין-מודולי	— none — אין דבר בשכבה זו ▣ Fig. 9 (memory + compute layers); §V Chip layout ✅ monolithic single module, no interconnect
10 ייצור	ליתוגרפיה של קיוביטים מוליכי-על (צמתי Al/AlOx/Al, חיווט Nb, 300 mm) · ראשית ▣ Fig. 9 (flip-chip two-layer layout) ✅ superconducting cat-qubit chip (planned 758 cats); fab process not published

ראיות: ✅ 8 / 11