Alice & Bob Graphene
Alice & Bob Graphene
Профиль реестра — вариант архитектуры у этой машины (поля реестра — на английском)
тип кубита: dissipatively stabilised cat qubits
механизм вентиля: bias-preserving cat-cat CNOT required but only a Jul 2026 theory proposal exists
связность: low-weight 2-D stabilisers, short-range interactions
управление: room-temperature control
размещение управления: room-temp
считывание: dispersive
свидетельство вентиля: опубликованная цифра (класс источника ещё не помечен)
коды: ldpc_cat
флаги: опирается на допущение
Технологии по слоям — ячейка машины на каждом слое
| 1 Носитель кубита | Бозонная мода резонатора · основная ▥ ✅ dissipatively stabilised cat qubits; roadmap target Graphene: 100 high-fidelity logical qubits by 2030 |
| 2 Кодирование | Кошачье кодирование (смещённый шум) · основная ▣ Abstract (ε≈0.1%); Table I; Fig. 5c (cat-qubit circuit-level model) ✅ cat encoding; LDPC-cat design assumes physical phase-flip ≈0.1% |
| 3 Механизм вентиля | Сохраняющий смещение CNOT между кошачьими кубитами · основная ▤ Table I (ε_CNOT=1.6e-2); §V (current state of the art) ✅ bias-preserving cat–cat CNOT required; not demonstrated by anyone, only a Jul 2026 theory proposal exists Бозонные вентили через анциллу (CX кошачьих кубитов, CZ двухрельсовых, светоделитель) · альтернатива ▥ 🔎 bosonic single-cat gates (Z gate 26.5 ns shown on Helium 2); bias-preserving cat–cat CNOT not demonstrated |
| 4 Связность / транспорт | Статическая решётка со связью ближайших соседей · основная ▣ Fig. 2 (H×L lattice), Fig. 4 ([136,34,22] layout), Fig. 9; §V Chip layout ✅ short-range interactions, low-weight 2-D stabilisers (LDPC-cat design) |
| 5 Управление | Электроника при комнатной температуре + коаксиальный / гибкий кабель на кубит · основная ▥ 🔎 room-temperature control |
| 6 Считывание | |
| 7 Код | Бозонное каскадирование (repetition-cat, LDPC-cat, GKP+qLDPC) · основная ▣ Fig. 3, Fig. 9 ([165,34,22] layout); §III (758 cats) ✅ LDPC-cat [[165+8ℓ, 34+2ℓ, 22]]: 100 logical qubits at ε_L ≤1e-8/cycle on 758 cats; elevator codes (Jan 2026) claim ~1e4× lower logical error |
| 8 Декодер | |
| 9 Межсоединение | — none — в этом слое ничего нет ▣ Fig. 9 (memory + compute layers); §V Chip layout ✅ monolithic single module, no interconnect |
| 10 Производство | Литография сверхпроводниковых кубитов (переходы Al/AlOx/Al, разводка из Nb, 300 mm) · основная ▣ Fig. 9 (flip-chip two-layer layout) ✅ superconducting cat-qubit chip (planned 758 cats); fab process not published |
источники: ✅ 8 / 11